timing violationと無関係の回路が発狂するFPGAというもの

在宅勤務で昨日からFPGAをいじっています．

謎の動作不良を半日ぐらいかけて場所を特定した結果、下記のような簡単なシーケンサが動かないことがわかりました．５番まではスムースに行くんだけど、６番に行ったり行かなかったりする．clockは200MHz．バグで悩むとかいう次元じゃないですよね？ こんなのオカルト現象です．

だがしかし気になる部分があって、このシーケンサと全然無関係な、ハード実装されたDDR3メモリのコントローラが僅かながらスピード不足をreportしていたんです．もしやと思いclockを100MHzに落としてコンパイルしなおしたら、治りました．

FPGAって、あきらかに無関係と思われる回路でもtiming violationを放置すると今回のようなオカルト現象にどハマリすることがあるみたいです．以前、知人から小規模な暗号回路が動かないと相談され、clock制約が厳しすぎたためにtiming violationがreportされていたので、回路はそのままでclock制約を緩和したら治ったことがありました．

一般論としては、論理合成ツールがtiming violationをreportしたとしても、最低限reportどおりの動作はするはずなんですが、FPGAでは論理合成ツールが悩んだ末にgive-upした回路はもはや信用できないという確信度が高まったのでした．

always @(posedge clk)
 case(seq)
  0: begin read_cmpl<=0; rd_en<=0; seq<=1; end
  1: if(read_start)                              seq<=2;
  2: begin rd_en<=1;                          seq<=3; end
  3: begin rd_en<=0;                          seq<=4; end
  4: begin rd_data_r<=rd_data;        seq<=5; end
  5: begin read_cmpl<=1;                   seq<=6; end
  6: begin read_cmpl<=0;                   seq<=0; end
  default: seq<=0;
 endcase