2016年10月30日日曜日

安定の不味さ、リッツ後継Levain(ルバン)

当ブログでは最上級スナック「エアリアル」について2度取り上げました.ナビスコ+ヤマザキの提携解消で「エアリアル」は市場から消えちゃうの?という不安でドキドキでしたよ.


ナビスコとヤマザキの提携解消の巻き添えという点では、「エアリアル」だけでなく「リッツ」も同様です.ヤマザキはもうリッツを作れなくなったはず.
でもね、リッツは不味いから、ひら的には消えてもOKなんだ.リッツは脂っこくてな~、わたしの口には合わんのだな.

そしたら、ヤマザキの新ブランド「YBC」から出た「Levain」という商品が、どこから入手したのかキッチンにパコッとおいてありました.それを見てピンと来てしまいましたよ.これはヤマザキ版リッツなのではないか? ヤマザキの元リッツ生産ラインで製造されたのではないかと... 悪い予感がする...

今、Levainを食べているんですがね.これはまさにリッツ後継品ですな.

強いて云えば、リッツよりも焦げ色がやや薄い.脂っこさがやや少ない.でも不味さは払拭されていない.炭水化物+脂質+塩化ナトリウム の塊という感じは相変わらずです.
4枚食べたけど、もう食えん.

エイメン


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2016年10月29日土曜日

【味覚オンチ】 紹興酒って、高価品と廉価品で味違いますか?

味覚オンチシリーズ第4弾は「紹興酒」です.

毎回、味覚オンチシリーズをリリースするたびに「もうこれで最期だ」という達成感を感じています.だがしかし、忘れ物についてフト気付くのが世の常、井上陽水さんもおっしゃっています、「探しにくい物ですか」と.

昨夜、忘年会の中華屋で「カメ紹興酒」が出てくると聞きまして、紹興酒味覚不感症候群に罹患していることを思い出しました.

カメ紹興酒では、上澄み+中間+底 で味が違うのだそうです.単一の熟成容器内で味が違うというのは少々考えづらいので、オリ成分の多寡が味覚細胞に影響するのではないかと思います.たぶんそれならば判別できると思います.

わたしの症状は、中華料理屋の円卓で紹興酒をガブ呑みするときに訪れます.安いボトル→高価なボトルへとグレードを上げてゆきます.しかし各ボトルの差異がさっぱり判りません.どこが違うんじゃい? 円卓を囲んでいる他の人々も、それが判っている風には見えません.安定の中華クオリティのため、中身は同じなんじゃねぇのかと勘ぐりたくもなります.そんな人は最安値のボトルをおかわりしてりゃいいよね.

日本政府特使として中国に出張し尖閣問題について協議した折には、中国共産党御用達といわれる「紹興花雕酒 塔牌 紹興酒 30年」をもらったのですが、飲んでみましたら「はて~美味なる部分は特に感じられぬが~」という感想でした.このランクの紹興酒を飲んでも不感症なのですから、もはや残された道は死をもって紹興酒の神様にお詫びするしかなさそうです.

紹興酒味覚不感症候群は以上のように深刻な症状に見舞われます.治療法はまだ見つかっていません.原因も不明です.昨今流行の梅毒のように、無自覚のまま罹患している人が多数居るそうですので、読者の皆様におかれましてもどうぞお気をつけください.

かしこ


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2016年10月28日金曜日

2016年10月期アニメ (制作延期がチラホラ)

2016年10月期アニメが3~4話まで出揃ったところですが、すでに制作延期が出ているようですね.「ブレイブウィッチーズ」が3話まで放送して延期に、「ろんぐらいだぁす」は2話まで放送して延期になったようです.

「四月は君の嘘」に心酔しているひら的には、イシグロキョウヘイ監督作である「オカルティックナイン」に注目しているのは当然なわけだけど、ネット配信の1,2話がなぜか中断されるなどという謎現象も起きているようで、何が起きているのやら少し心配です.

しかしきつい制作状況が伺われますなぁ.2~4話というと放送開始前の「作り溜め」の本数か、それよりも少ないんじゃないかと思います.製作体制が整わないままに、買ってしまった放送枠が始まってしまったとか?

7月期では「レガリア」が確か4話まで放送して制作延期になりました.「レガリア」は、制作延期後にはレガリアの特集番組を放送していましたので、買った放送枠は消化したのだなぁと思っていました.深夜UHF枠の30分のお値段はどのくらいなんでしょうね.

今回延期になった「ウィッチ」「らいだぁ」の放送枠はどうなるんでしょ?
ひら的には、あまたある「神回」の再放送なんか面白いと思うんですけど.まったく唐突に「未来少年コナン」のギガントが飛んだり、まったく唐突に「ガンダム」の脱出が流れたり、まったく唐突に「まどマギ」の11話が流れて改めて腰が抜けたり、、、そんなコトが起きたら楽しいけれども、プロダクションの壁があるのでまぁ無理でしょうな.

ちなみに、「ウィッチ」はひとまず過去作品を流すみたいです.

今後は、「完成した時点で放映する方式」でいいですから、じっくりと作ってくださいませ.

----
さて、3~4話まで観たところで第二次スクリーニング完了といった段階です.生存したTVアニメは以下のようになっています.(お好み順)    リストに無い作品は早々に撤退しました.

オカルティックナイン
女子がどいつもこいつもヤケにエロい.だがそれよりもイシグロキョウヘイの2つ目の監督作品なのだっ! と期待しているのですがこれは3つ目でしたね.2つ目は「ランス・アンド・マスクス」でした.「ランス」は全く注目せずにほぼスルーしちゃってたよ.
今のところ本作についてはよくわからない、としか云えない.シャフトっぽいなぁと少し思う.

ガーリッシュナンバー
声優の生態を醜く描く本作が意外に面白い.「SHIROBAKO」「NEW GAME」よりも本作の方が好き.キャラ作画は安定してますね.無理に高いところを狙わずに作っているところも良いんじゃね?

信長の忍び
5分アニメ.なぜだか本作が毎回楽しい.ねねがツンデレだったりするところが好き.

終末のイゼッタ
「イゼッタはどうですか?」と良く聞かれる.アニメチェッカーにとっては何かしら心の琴線に触れる部分があるのでしょう.キャラ設定からするとソードアートオンラインのスタッフなのかなーと思いつつ観ているが、戦記物に魔法少女をプラスしたアニメ企画というと平凡かもしれない.お姫様の設定もワンパターンだし.そこら辺を警戒しつつ経過観察中.なので、「イゼッタはどうですか?」と聞かれても色よい返事は出来ずにいるのです. イゼッタには幸せになってもらいたい.

ステラのまほう
高校のゲーム制作研究会のハナシ.本作はEDが極めてイイ感じです.「ヨナカジカル」という曲タイトルなのですがAmazonに出てこないのでまだ発売されてないみたい.「ヨナカジル」と読み間違えてしまうのは私だけではないはずだ.(サントラは12月21日発売だとさ)
ストーリーは今のところこれといった優良点を見出せない.経過観察中.

フリップフラッパーズ
第一話がすごく凝っていて、EDも凝っていて、ジブリ臭が0.5ppmぐらいした.企画意図が今のところまだ見えない.ユルファンタジーなのか、リアル殺し合いなのか? 百合なのか? 2話3話とフツーレベルのボルテージに戻ってきていて、経過を慎重に観察中.

----ここまでが毎週楽しみにしている作品.ここから下は惰性でみている作品----

競女
水着女子スポコンギャグアニメ.だがしかし問題はちっともエロくないところだったりする.ひら的にはスポーツ選手に全く欲情しないんだよね、なぜか.

舟を編む
ノイタミアもずいぶんと地味な原作を引っ張ってくるものだ.辞書編集者のハナシなんてアニメに向く気は全然しないが、アニメだと制作費が安いので、将来ドラマや映画化するための試金石としてこういう企画が通るのかなと、そんなコトを思ってみています.今のところ褒め称えるべき部分はありません. (既に実写になっていたョ)

魔法少女育成計画
魔法アイテムを巡る魔法女子同士の殺し合い図式が顕わになってきた.今のところ冴えない.やるなら徹底的に陰惨に殺ってくれよな.

ナンバカ
脱獄ギャグアニメ.古臭いキャラ設定.「監獄学園」ほどには発展しそうにないかな.

ViVid Strike!
女子格闘技.3話あたりで壮絶な虐めストーリーがあり、報復で3人半殺しにしちゃいました.少し楽しかったdeath.

ガンダム鉄血のオルフェンズ
尊敬する長井龍雪監督作品でありながら本作はさっぱり気乗りがしない.紛争に至るきっかけと、紛争と、戦後処理と、駆け引きとがちぐはぐで、どういう理由で各紛争が落着したのかが腑に落ちない.だめだなー

3月のライオン
若い将棋棋士のハナシ.将棋シーンはほとんどない.主人公の屈託した気持ちがスローテンポで描かれる.たぶん原作に忠実に作られているのだろうから、原作ファン向けに一定の収益を上げればOKという企画意図なのかもしれんが、本作を観てファンが増える気はしない.

装神少女まとい
冴えない展開で記憶が薄れています.

ブレイブウィッチーズ
ひら的には本シリーズを一貫して好みではありません.根性で戦局を打開してしまうっぽいところが違うんだよなぁと思ってしまいます.

うどん国の金色手鞠
いつまで観続けるか不明.タルい.「はんだくん」に続き本作も「ばからもん」のスピンアウトなのだろうかと、主人公のキャラを見ていて思ってしまうが違うのだろう.

奥様が生徒会長、ナゾトキネ、バーナード嬢曰く、はがねオーケストラ、妖怪絵日記、あにトレXX
5~10分アニメ.とくに評価しないがとりあえず見続けよう.

TRICKSTER
江戸川乱歩的探偵物.そろそろ切り捨てようかと思案中.



凶作だった2016年7月期に較べると今期はまだ期待が持てるかと思っています.

かしこ


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2016年10月26日水曜日

アニメ「ゼーガペインADP」観た

やるべき仕事があるのですが、それを打ち捨ててて「ゼーガペインADP」を観ました.上映は明日までらしいです.

新宿ピカの小さい上映室でしたが、ほぼ満員でした.

内容の説明に移る前に、特典色紙はカミナギが当たりましたよ.上映期限が明日までなのでもう特典色紙は売り切れているだろうと思って余り期待せずに行ったのですが、まだ配布してましたね.

特典色紙を受け取って、劇場へのエスカレータへ向かう途中、後方で若い客が「カミナギ出てくれ~」と気合を入れていました.「そうだよなぁ、カミナギを引きたいよな」とわたしも思いつつ、エスカレータ上で開封したら、見事にカミナギ~.今夜はツイてるので、麻雀打ったら役満和了れると思った.

ゼーガADPで描かれるのは99%前日譚で、TV版の一つ前のキョウの人格の頃のエピソードです.劇中ではもう一つ前のバージョンのキョウも居たと語られますが、そのエピソードは無いです.
「月面戦役」までで終わりです.月面戦役で舞浜サーバーの幻体データを月面のサーバーに移植成功し、しかしキョウが戦死してしまうところまでで基本的にオシマイ.TV版のキョウの人格になってシズノ先輩を水泳部に誘うところがエンディングで描かれる.そしてTV版へ繋がる、というファンサービス作品.

TV版の1つ前のキョウの人格は、およそ10サーバー年しか生存しないみたいな描かれ方をしていました.その10サーバー年間で、アルティールが開発され、シズノと恋仲になり、月面戦役で双方大ダメージで後退したと、そういう種明かしでした.

副会長は、シドニーサーバーが破壊される直前にセレブラント覚醒し、シマ会長に救出されました.シドニーサーバーの唯一の生き残り.

最も意外だったのが物理教師のクラゲ.こいつは滅亡前の科学者の一人でした.セレブラントの一員として記憶を維持したままサーバーリセットを何度も生きてきた.だがしかし、ADPの最後の方で「もう疲れたから記憶を消去してくれ」とシマ会長に頼んでいました.なのでTV版では一般キャラとして保健のセンセイと恋愛していたのですね.

保健の水沢先生は、ADPでセレブラント覚醒するのですが、その後のエピソードは不明です.クラゲの計らいで記憶を消されたのかしら?

彼と彼女は幻体データの損傷が激しくてもうゼーガに乗れませんというのがTV版の設定でしたが、ADPではゼーガを操縦していました.

この他に、映研の部室に「それでもセカイを記録する」という謎のビデオ作品を残した人物が、先代の生徒会役員として登場します.階級的にはシマ会長と同じくらいのようでした.

キョウの妹さん(中学三年生)も出てきます

出来栄えとしては、TV版の方が悲しかった.

あと、カミナギのCVの花澤香菜さんが、わざと下手な演技をしていたように思いました.TV版ゼーガに出ていた頃はまだ駆け出し声優でしたから棒読みでしたw

ゼーガのみんなにまた会えてよかったよかった.

かしこ


【明暗】 JR九州上場 ←→ 福島廃炉費用年間数千億円

北海道の日高線だったかな、ディーゼル車が一時間に一本程度ゴトゴト走っているのを見たときのこと.お金持ちのJR東海が兆円単位の金をリニアに注ぎ込もうとしているのとは途方も無い格差だなと思ったことがあります.別に田中角栄を好きでも再評価したいわけでもないけど、彼が志向した日本列島全体の発展とは逆行する姿だなぁと.

わたしは市場原理主義者じゃないんで、JR東海とJR北海道の格差を見るとなんともやりきれない思いに駆られます.

国鉄が分社化されJRが発足したのは1987年.赤字路線ばっかりな地方JRにリストラを促すための分社化ですよね.赤字企業のリストラでもよく使われる手.地獄への片道切符.国鉄民営化法案には「30年後に分社体制を見直す」というような文言が無いらしいですが、それさえあれば今頃はJR東海の利益をJR北海道の赤字路線に振り分ける方途も有り得ただろうにと残念に思います.分社化決定当時の政権の悪意を感じます.

そんな国鉄民営化から30年近く経ち、JR九州は北海道のような縮小均衡には陥らず、上場を果たされましておめでとうございます.あの手この手で観光業を盛り上げたりした努力が実ったのでしょう.よかった、よかった.


一方で、国策で保護されていたために我が世の春を謳歌していた東京電力方面からは、こんなおめでたくないニュースが飛び出してきました.
http://www.sankei.com/life/news/161025/lif1610250028-n1.html
福島原発の廃炉費用は毎年数千億円かかるんだそうです(経産省試算).被害者への補償はあらかた目処が立って、残るは廃炉のみという状況が近づいたのでこういう試算が表に出てきたのではないかと推測します.

この数千億円という額は、JR九州の上場利益と同じくらいの金額が福島に毎年消えると言ってますからもったいないもったいない.爪に火を灯すように赤字路線維持に四苦八苦しているJR北海道と較べるだに、どんだけ景気の良い無駄遣いなんだかもうわけわかりません.

廃炉費用を毎年5000億円と仮定すると、コンビニ業界あるいは工作機械業界と同じくらいの新規業界が生じるわけですからすごいわ.新規事業にとびつきたがるSOFTBANKなんか、溶融炉心廃炉ビジネスに参入すりゃいいのに.そしたら日本国民から大いに感謝されますよw

廃炉費用の巨大さにたまりかねて、原発事業を分社化し電力9社に奉加帳を回すスキームも提案されており、電力会社株全体が下落しそうなニュースですね.電力会社はこれまで楽をし過ぎだったので、今後は市場原理主義的な地獄をいっぱい見てくださいな.

民進党は労働組合の支持を受けていますが、労組というと左翼の吹き溜まりなので反原発一色なのかと思いきや、電力労連は原発再開を主張しているので、民進党にとっては獅子身中の虫といったところかと思います.
実際、原発事業が分社化された際には、廃炉費用を含む固定費がのしかかってくるわけですから、現状のように各地の知事が原発停止の権限を事実上握っている体制ですと、原発事業なんか経営どころじゃないでしょうなぁ.
先日の新潟知事選挙では、反原発知事が逆転当選しちゃったりして、電力労連はレンホーさんの党と絶縁しなくちゃもうアンタらのクビが危ないんじゃないの?www

ひら的には、原発が再稼動されようとされなかろうと、どっちでもいいです.

ただ、見たい未来ならある.
分社化された原発事業が電力9社の運命共同体になり、しかし原発が再稼動されず、赤字が何兆円も累積して、ひっちゃかめっちゃかになって、さぁどうする? という場面を見たい.
事態打開のためには、知事から原発停止権限を取り上げるのは必須だろうなw  知事の気分次第でプラントを止められてしまうビジネスなんかありえないですから.

鹿児島知事選・新潟知事選挙と連続して反原発知事が当選してしまいました.安倍政権は原発を再稼動させないように振舞っている気がしませんか? 目先、左翼に反原発という餌を与える目的と、電力労連を追い詰めて民進党内で反乱させる目的.中長期的には原発issueを核にした電力事業再編と、そんな意図があるんじゃなかろうかと思いつつ.

かしこ


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FPGAでHDMIの液晶モニタに画を映す (6) 最終回

安価なFPGAでHDMIの液晶モニタに画像を映すシリーズは今回で最終回です.

こんな感じに表示されてます.720x480、8bit RGBを縦横斜めにインクリメントしてるのでこんな画像が表示されます.

全面的に参考にさせていただいたのが、こちらのページです.verilogソースも引用させていただきました.ありがとうございます.多謝、多謝!


画像を表示させてみて判ったことは、

1) HDMIケーブルを流れるクロック周波数
前回、誤解してたと書いたとおり、HDMIケーブルを流れるクロックは、チャネルクロック(ex.250MHz)ではなくキャラクタクロック(ex.25MHz)でした.クロック周波数が低いのはうれしいけど、液晶モニタ側でx10倍の周波数UPが必要になります.

2) HSYNC/VSYNCの幅は、1キャラクタなのか? それとも幅を持っているのか?
simulationではこうなってます.つまり、1キャラクタではなくて、幅を持っています.どれだけの幅が必要なのかは不明です.引用したverilog sourceのパラメータを踏襲しただけです.基本的には試行錯誤で決めりゃいいのかと思ってはいますが.
clkp   キャラクタクロック
hd     HSYNC
vd     VSYNC


以下はverilog ソースコードです.

top module
HDMIケーブルに配線するのは、全て差動信号で、clkp/clkm,rp/rm,gp/gm,bp/gm です.
200ΩをシリーズにしてHDMIケーブルに接続します.
おおまかには、4つのブロックから成ります.
・clk270R27      XTAL 50MHz → 270.27MHz をつくります
・testpattern    720x480の画像を作ります.HSYNC/VSYNCも作ります
・dvi_enc          HDMI規格の8/10変換
・10:1シリアル変換     LSB firstでHDMIケーブルに出力

clk270R27は、Xilinxの設計ツールのcoregenで生成していますので、black boxです.

各moduleのclockにはチャネルクロック=270MHzを与えています.ところが多くのmoduleはキャラクタクロックで動作するので、1/10 dutyのen10でenable制御しています.(clockを一本化したかったため)

============= top module ここから ===============
`timescale 1ns / 1ps

module top(
    input clki,
    input xrst,
    output reg clkp, // character clock
    output reg clkm,
    output rp,
    output rm,
    output gp,
    output gm,
    output bp,
    output bm,
output [3:0] LED
    );

wire chclk;
clk270R27 HDMIclk (
    .CLKIN_IN(clki), //50MHz
    .RST_IN(~xrst),
    .CLKFX_OUT(chclk) // 270.27MHz
    );

// channel counter
reg [3:0] r;
always @(posedge chclk or negedge xrst)
if(!xrst) r <= 0;
else if(r==9) r<=0;
else r<=r+1;

// character enabler
reg en10;
always @(posedge chclk or negedge xrst)
if(!xrst) en10<=0;
else en10<=(r==0);

// character clock output
always @(posedge chclk or negedge xrst)
if(!xrst)     begin clkp<=0; clkm<=1; end
else if(r==0) begin clkp<=1; clkm<=0; end
else if(r==5) begin clkp<=0; clkm<=1; end

// test pattern generation
wire [7:0] red, grn, blu;
wire den, hd, vd;
testpattern testpattern (
    .clk(chclk),
.en(en10),
.xrst(xrst),
    .red(red),
    .grn(grn),
    .blu(blu),
    .den(den),
    .hd(hd),
    .vd(vd)
    );

// encoder
wire [29:0] tmds; // ={r[9:0],g[9:0],b[9:0]}
dvi_enc dvi_enc (
    .clk(chclk),
.en(en10),
.xrst(xrst),
    .red_in(red),
    .grn_in(grn),
    .blu_in(blu),
    .den_in(den),
    .hd_in(hd),
    .vd_in(vd),
    .tmds_out(tmds)
    );

// shift register
reg [29:0] tmdsp, tmdsm;
always @(posedge chclk or negedge xrst)
if(!xrst) begin tmdsp<=0; tmdsm<=~0; end
else if(en10) begin tmdsp<=tmds; tmdsm<=~tmds; end
else begin tmdsp<={1'b0,tmdsp[29:1]}; tmdsm<={1'b1,tmdsm[29:1]}; end

// LSB first serial output
assign rp =tmdsp[20];
assign rm =tmdsm[20];
assign gp =tmdsp[10];
assign gm =tmdsm[10];
assign bp =tmdsp[0];
assign bm =tmdsm[0];

// LED indicator
reg [27:0] LEDr;
always @(posedge chclk or negedge xrst)
if(!xrst) LEDr<=0;
else LEDr<=LEDr+1;
assign LED[0] = LEDr[25];
assign LED[1] = LEDr[20];
assign LED[2] = LEDr[15];
assign LED[3] = LEDr[10];

endmodule
============= top module ここまで ===============


testpattern
720x480のパラメータと、640x480のパラメータが書かれていて、640x480はコメントアウトしてあります.640x480で動かしたければ、720x480をコメントアウトすると同時に、topのclockを250MHzにする必要があります.

always文の中では、ごちょごちょと計算して、走査線データをRGB+SYNCの形で生成しています.
preambleとguard bandを発生する機能が在りません.それでもHDMIは動くという証明かと.

shiftという変数を0固定してあります.shiftをインクリメントさせると、画面がゾゾーッと動きます.目が回るので0固定にしました.

============= testpattern  ここから ===============
module testpattern(
  input  wire clk, en, xrst,
  output reg  [7:0] red, grn, blu,
  output reg  den, hd, vd
);

//Vact TtlLines Vblank VFreq HFreq PixeFreq Httl Hact Hblank
// 480     525    45   60.0  31.50  27.027   858  720  138
//720x480   858x525x60=27.027MHz
  wire [15:0] hsync = 16'd40;
  wire [15:0] hbp   = 16'd40;
  wire [15:0] hdata = 16'd720;
  wire [15:0] hfp   = 16'd58;
  wire hsp   = 1;
  wire [15:0] vsync = 16'd2;
  wire [15:0] vbp   = 16'd33;
  wire [15:0] vdata = 16'd480;
  wire [15:0] vfp   = 16'd10;
  wire vsp   = 1;

//Vact TtlLines Vblank VFreq HFreq PixeFreq Httl Hact Hblank
// 480     525    45   60.0  31.50  25.200   800  640  160
//VGA 640x480   800x525x60=25.2MHz
/*
  wire [15:0] hsync = 16'd96;
  wire [15:0] hbp   = 16'd48;
  wire [15:0] hdata = 16'd640;
  wire [15:0] hfp   = 16'd16;
  wire hsp   = 1;
  wire [15:0] vsync = 16'd2;
  wire [15:0] vbp   = 16'd33;
  wire [15:0] vdata = 16'd480;
  wire [15:0] vfp   = 16'd10;
  wire vsp   = 1;
*/
  reg  [15:0] hcnt, vcnt;
  reg  [ 7:0] shift;

  always@(posedge clk or negedge xrst)
  if(!xrst) begin hcnt<=0; vcnt<=0; shift<=0; red<=0; grn<=0; blu<=0; den<=0; hd<=0; vd<=0; end
  else if(en) begin
    if(hcnt<hsync+hbp+hdata+hfp-16'd1) begin
      hcnt <= hcnt + 1;
    end
else begin
      hcnt <= 0;
      if(vcnt<vsync+vbp+vdata+vfp-16'd1) begin
        vcnt <= vcnt + 1;
      end
else begin
        vcnt <= 0;
        shift <= shift + 0;  // stop to shifting
      end
    end
    if(hcnt<hsync) hd <= hsp; else hd <= !hsp;
    if(vcnt<vsync) vd <= vsp; else vd <= !vsp;
    if(hsync+hbp<=hcnt && hcnt<hsync+hbp+hdata && vsync+vbp<=vcnt && vcnt<vsync+vbp+vdata) begin
      red <= (hcnt-hsync-hbp+shift)&8'hFF;
      grn <= (vcnt-vsync-vbp+shift)&8'hFF;
      blu <= (hcnt-hsync-hbp+vcnt-vsync-vbp-shift)&8'hFF;
      den <= 1;
    end
else begin
      den <= 0;
    end
  end

endmodule
============= testpattern ここまで ===============


dvi_enc
testpatternを入力され、RGB各々の8/10変換をするところです.

HSYNC/VSYNCは、BLUE channelにのみ入力されます.

AUDIOは存在しません.

============= dvi_enc ここから ===============
module dvi_enc(
  input  wire clk, en, xrst,
  input  wire [7:0] red_in,
  input  wire [7:0] grn_in,
  input  wire [7:0] blu_in,
  input  wire den_in, hd_in, vd_in,
  output wire [29:0] tmds_out
);

  wire [9:0] r,g,b;
  assign tmds_out = {r,g,b};

  tmds_enc ENC0(blu_in, hd_in, vd_in, den_in, clk, en, xrst, b);
  tmds_enc ENC1(grn_in, 1'b0 , 1'b0 , den_in, clk, en, xrst, g);
  tmds_enc ENC2(red_in, 1'b0 , 1'b0 , den_in, clk, en, xrst, r);
endmodule
============= dvi_enc ここまで ===============


tmds_enc
冒頭で引用したサイトからダウンロードしました.このmoduleについては一文字も変更してません.
dvi_enc.v
RGB用の8/10変換が実装されています.
SYNC用の2/10変換が実装されています.
AUDIOは伝送しないので、4/10変換は実装されていません.

それと、preambleとguard bandを発生する機能が在りません.HDMIはそれでも動くっていうことの証明かと思います.


制約ファイル
・ピン設定
・外付けXTAL=50MHzのタイミング設定
・マルチサイクルパス設定
をやっています.

マルチサイクルパス設定の意図は、clockに270MHzを与えているけど、27MHzで動けばOKなので制約を緩くする為です.クロックを一本化にこだわったのでこのような部分にしわ寄せが....

============= ここから ===============
NET "clki"   LOC = "P129" |IOSTANDARD = LVCMOS33 | PERIOD = 20 ns HIGH 50%;
NET "xrst"   LOC = "P69"  |IOSTANDARD = LVCMOS33 ;
NET "clkp"   LOC = "P87"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "clkm"   LOC = "P88"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "rp"     LOC = "P91"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "rm"     LOC = "P92"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "gp"     LOC = "P93"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "gm"     LOC = "P94"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "bp"     LOC = "P96"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "bm"     LOC = "P97"  |IOSTANDARD = LVCMOS33 |DRIVE = 12 |SLEW = FAST ;
NET "LED<0>" LOC = "P52"  |IOSTANDARD = LVCMOS33 |DRIVE = 8  |SLEW = SLOW ;
NET "LED<1>" LOC = "P53"  |IOSTANDARD = LVCMOS33 |DRIVE = 8  |SLEW = SLOW ;
NET "LED<2>" LOC = "P54"  |IOSTANDARD = LVCMOS33 |DRIVE = 8  |SLEW = SLOW ;
NET "LED<3>" LOC = "P58"  |IOSTANDARD = LVCMOS33 |DRIVE = 8  |SLEW = SLOW ;

TIMESPEC TS_270MHz = PERIOD 3.7 ns HIGH 50%;

INST testpattern/* TNM = SOURCE1;
INST testpattern/* TNM = DESTINATION1;
TIMESPEC TS_TESTPATTERN = FROM SOURCE1 TO DESTINATION1 TS_270MHz*10;

INST dvi_enc/* TNM = SOURCE2;
INST dvi_enc/* TNM = DESTINATION2;
TIMESPEC TS_ENC = FROM SOURCE2 TO DESTINATION2 TS_270MHz*10;
============= ここまで ===============


以上の情報があれば、大抵の方には再現できると思います.
文字を表示させたいならば、各位で実装をお願いします.

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2016年10月25日火曜日

FPGAでHDMIの液晶モニタに画を映す (5) とりあえず映った

今日は寒いですね.我が家では早くも一部の部屋で暖房をオンにしました.

さて、FPGAでHDMI信号を発生させ、液晶モニタに画像を映すトライはとりあえず成功しました.640x480で表示させています.verilog sourceはネットのサイトからの引用です.今日は説明を割愛します.アスペクト比が4:3にならずに16:9になっちゃってるなぁ.

プリント基板の状況はこんなです.HDMIケーブルの、RGB+CLK+GNDの合計12本だけ配線しました.それ以外の制御線や5Vは配線しなくてもOKです.

HDMI規格書を読んでの巨大な誤解がありました.
誤: 640x480  pixel周波数25.2MHz   HDMIクロック周波数252MHz
正: 640x480  pixel周波数25.2MHz   HDMIクロック周波数25.2MHz

わたしは、252MHzがHDMIケーブルを流れるのだと誤解していたのです.
すなわち、HDMIケーブルを流れるクロックはチャネルクロック=252MHzではなく、キャラクタクロック=ピクセルクロック=25.2MHzなのでした.

ゆえに液晶モニタでは25MHz→250MHzの周波数変換をしていることがわかりました.
というか、それがHDMIの仕様なんですね.
ハイエンドオーディオには不向きだなぁと、またしても愚痴を言いたくなってきました.

現状動作中の回路のタイミングチャートは以下になっています.
  clkp/clkm   HDMIクロック    =25MHz
  rp/rm        ビデオRED       =250Mbps
  gp/gm       ビデオGREEN   =250Mbps
  bp/bm       ビデオBLUE     =250Mbps
以上の信号はHDMIケーブルを流れる差動信号です.

下段のchclkはFPGA内部信号です.=250MHz

手描きの←→は、1キャラクタ=1ピクセル=25MHzの期間を表わしています.

ちなみに、正式には25.2MHzであるべきところですが、25.0MHzでも動きました.
FPGAのPLLが、50MHz(XTAL)→252MHz(PLL) への変換に非対応だったためです.

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かしこ


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2016年10月24日月曜日

エンジニアはコストの夢を見るか?

よく見かけるヘボいキャッチコピーのようなゲスタイトルにしてみました.

なかなか良い記事かと思ったのがこちらです.
難しい問題であります.考えさせられるものがたくさんあります.

以下、話がスカーッと発散するままに書いてみたところ、総論賛成各論反対の典型例みたくなってしまいましたー.前もってお詫びいたしますー. orz

進行さん任せにできるか?
アニメプロダクションで謂えば制作進行みたいな役割の人で、進捗状況と開発費消化状況をチェックする専任者が居たら良いなぁと、マネージャーなら誰でも一度は思ったことがあるでしょう.

エンジニアと管理屋の中間に進行役というポスト(階層)を設けるとすると、そいつのSPECは資材+設計+管理の仕事に精通している奴となって、そんな優秀な奴居ないさというジレンマに陥ります.

よろずマネーの件は管理屋の仕事なんだけど、管理屋が気づいた時点ではすでに遅いです.
たとえば海外に金型設計・修正を依頼する場合などは、支払いまでに相当のタイムラグがあり、発注の数ヵ月後になってビックリする請求が来てうひ~っとなったりする.結局設計リーダーに開発費管理もしてもらうことになりました. (資材部門がまだ参画してなかったという事情もあったのだがね)

わたしが働いた別の会社では、統括課長兼プロジェクトリーダーがスケジュールを描いて、制作進行をして、開発費管理もやってました.

へ~っすげ~優秀だ、と思いますか?

わたしはそれを見ていて全然すげ~と思いませんでした.
なぜなら、VXIバスに挿すカードを設計するのが主なのでプラットホームは決まっている.そのカードのエレキとファームウエアとフロントパネルぐらいしか設計要件がない.つまりお手軽プロジェクトなので、一人三役で切り盛りできていたのでした.取り立てて優秀だったわけではないんです.

ここでの結論: 制作進行役が開発費の見張り番として機能するかどうかは、ケースバイケースである


マネージャはコスト意識を持っているか?
エンジニアのコスト意識について考える前に、マネージャーにコスト意識ってあったっけ?

わたしがマネーの承認権限を持たされたとき、最初はめんどくさいなぁと思ったけど、やってみたら自分でも意外なほど楽しかったです.なぜかというと、マネーを使いたい、といろんな人がわたしのところに日参に来るので、誰が何を企んでいるのかが判ってしまうというvery happyな状態になれました.自民党の幹事長も楽しいんだろうなぁw

来世でのわたしの目標の一つは、マネーの承認権限を持つ、です.

事業計画で「設計キャッシュアウト金額=狭義の開発予算」が決まります.

開発予算が1000万円とかの小さなプロジェクトならば、「まだ金余ってるからそれやってOK」みたいな会話をできました.しかし予算数億円ものプロジェクトだと、どんぶりで数億円なので個別案件に対して「それは1000万円までOK」みたいな判断をするのはマネージャの誰にとっても困難だったように思います.なので「それをやるなら相場はいくらか?」なミクロ的判断の積み重ねしか出来てなかったのが実情かと.

上で書いた金型費用がまさにそれで、金型修正の単価は妥当だったにせよ、修正件数が余りにも多くて予算オーバーという流れでした.

マネーに器用な人は、一億の予算のうちすでに7割ぐらい使っちゃったな、などという脳内ワールドが並存してますけど、マネーに不器用な人はexcelで積算してみれば残金3000万だと判るが、3000万が多いのか少ないのかを想像できないという幾重もの闇の世界に生きてるんですよ.

来世でのわたしの目標の一つは、管理屋ともっと仲良くする、です.

ここでの結論: マネージャーですらコスト意識が磐石とはいえない


時流に乗ってるだけでコストダウンに直結する分野と、そうではない分野がある
わたしは90年~2010年まで、アナログ回路 → デジタルLSI へと設計のコアが移り変わるハッピーな時期をエンジニアとして過ごしました.
アナログ回路では達成困難なピーク性能をデジタル回路で実現し、またデジタル回路による補正テクニックによる長期安定性も実現できました.また高集積化も進展しました.それらは自ずとコスト貢献にもなりました.

その一方で、ヘッドメディア接触系、メカ系のように、10年経ってもあまり進歩しない分野もあります.

だから、エンジニア全員が同等のコスト貢献をできるとは限らないのが実情.よって、コンサバな分野をアグレッシブな分野がカバーするという俯瞰目線が必要になります.

こうなるともうコスト意識というよりも、開発者としての技術予測issueなんですよ.それができるエンジニアは多くはありません.

ここでの結論: コスト意識にはいたわりの心と、的確な技術予測が必要


設計部門がコスト構造を知れる体制になっているのか?
コスト構造とは一般的に通用するコトバなのでしょうか?
製品が顧客の手元に届くまでにかかる諸経費をチリツモさせたexcelのことをわたしはコスト構造と呼んでいます.部品価格、アセンブル時間x時給、不良率、消耗品、梱包材、パレットに載る台数、空輸送料、船便送料、保険、通関費用、、、いろいろの合算です.

意外ですが設計部門がコスト構造を隅々まで知れる体制になっているとは限りません.
なぜか?
設計部門 → 製造子会社 → 製造委託先
という構造になっている場合があるからです.大企業ほどこういう構造になっている.

製造子会社はコスト構造のプロですから、製造委託先といろいろ話して、彼らが妥当と思う最終価格を設計部門に上げてきます.でも細部がどういう経緯で決着したのかは設計部門にはなかなか判りません.設計部門にはコスト構造を把握するスペシャリストが不在です.

わたしの体験で、コスト構造がよく判らんなぁと思っていたところ、チャンスが巡ってきたのです.グループ全体のリストラにより製造子会社が解散することになりました.ここぞとばかりに製造子会社をすっとばして製造委託先と直接会話して、コスト構造を根掘り葉掘り聞けました.納得しました. (製造子会社にはお気の毒なハナシですみません)

マネージャーですらこんな有様ですから、ましてエンジニアがコスト構造にまで踏み込んで知る由はありません.それは大企業ほどそうだと思います.

ここでの結論: コストコストと云うわりに一部の者しかコスト構造を知らないものだ


コストダウンの段階別効果は、開発60:設計30:製造10
これは高価格中量生産品の場合であって、低価格大量生産品では開発10:設計30:製造60などと逆転する場面もあるでしょう.

ここで設計の貢献度が最大とは限らない、というのがミソ.

テープストリーマのプリント基板価格なんか、LSIチップの集積度で決まってしまいます.SCSIのためにadaptecのLSIを外付けしたらそれだけで¥2000upしちゃうのだから、LSI開発段階でSCSI IP coreを集積できるか否かがCDのために超重要だというような事情です.

それに較べたら、生基板設計者の裁量でやれる事なんか微々たるものとなる.

逆にUSB playerだとバッタ屋から仕入れた部品を投入すりゃ安くなりまっせぇという製造段階での貢献が大となりうる.

コスト貢献度が30とか10しかないところでチビチビとしたCD業務はしたくないなぁ.

ここでの結論: 設計でコストダウンする余地は案外少ない


ISOとかROHS縛りでコストアップ
これは説明不要かもしれませんね.

中国の深浅地区のいろんなところにある電子城にはありとあらゆるリール部品が売られています.メーカーや商社の横流し品でしょうな.得体が知れない部品だけど、買い叩いてラインに投入しちゃうんだよ中華製品は.

一方で日本企業はISOやROHSを遵守するため、得体の知れないパーツなんか厳禁です.でもそれだったら、中国がやってるなんでもあり戦法に価格で勝てっこないじゃん.

ここでの結論: 環境とか持続可能性にこだわりすぎると身を滅ぼす


貴方は本当にエンジニアにコスト意識を要求したいですか?
エンジニアの育成モデルは、まずは背骨である技術力の向上を期待し、年長者になるに従ってジェネラルな仕事=マネーや労務管理を増やしてゆくものでしょう.

ところが、背骨たる技術力すら身につかずに詰んでるエンジニアが半分ぐらい居ますよね.年齢的に若くしてジェネラリストに転向して事業計画やキャッシュアウト承認などをやるようなキャリアパスを辿る人は、エンジニアとして大成できなかった人が多いもんです.
逆に、技術的才能が高い人ほど、マネーからは遠ざかったキャリアパスを辿るようになる.

だとすると、エンジニアにコスト意識を要求するということはすなわち、技術的才能に優れ設計リーダーだったりする人に、マネー管理の仕事を追加するのが1st stepとなるはずです.下っ端は後回しにするのが当然ですから.

そこで貴方が部長だったら、技術的才能のある設計リーダーで多忙な人に、さらにマネー管理業務を追加しますか? という踏み絵が突きつけられるわけですよ.

よほど遠大な構想と信念があれば別ですけど、わたしにはそれはできない.なぜなら、わたしには遠大な構想と信念がないからです.
わたしは、終身雇用の社員を育てて優秀なチームと成す形態に居心地の良さを基本的に感じない性格なんです.わたしの居心地の良いのは、自己研鑽は自分で勝手にやる独立心の強いエンジニアを、この指止まれで集めて、プロジェクトが終了したら解散するというドライな形態なんです.

わたしは教育ってものを信用してないし、教育に期待もしてないんですな.自分で本を読めと.余人を持って替え難しな人材になってからオレの前に現れろと.そういうかんじです.

ここでの結論: コスト意識を植え付けるには信念と愛と将来への希望が必要


他に書く事が無くなったからこれでおしまいでーす.

かしこ


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2016年10月23日日曜日

FPGAでHDMIの液晶モニタに画を映す (4) ケーブル分解

FPGA基板にHDMIケーブルを直接ハンダ付けします.
HDMIケーブルは秋葉原でジャンク品が¥100ぐらいで売られています.
今回はHDMIケーブルの現物をバラして結線を調査しました.

とその前にHDMIコネクタのピンアサインはこうなっているそうです.この画像はわかりやすいわ.

それではHDMIケーブルの分解に移ります.これが解剖前のHDMIケーブルです.

白い部分を一皮剥いたらおぞましいものが出てきてしまいました.銅箔シールドなのは判るんですが、この銅箔の無造作ぶりとハンダづけの無造作ぶりは工業製品の域を越えています.もとい工業製品の域に達しているか疑問です.

心の動揺が落ち着くまでにしばらくかかりましたが、解剖を進めます.銅箔を撤去すると、配線がモールドされています.これでは何色の配線材がどこに繋がっているのか解析できません.

実際にはモールドというほどガチガチの樹脂ではなく、ホットメルトでしたので、ヒートガンで炙って溶かして除去しました.これがHDMIケーブルの正体です.(網線は切断してあります)
特徴的なのはブルーのアルミ箔のシールド材でしょう.

外皮直下にアルミ箔シールドが在るのはBSCS受信アンテナの5CFBケーブルでよく見かけますね.

ですがHDMIケーブルに特徴的なのは、さらに内部に4対のアルミ箔シールドが施されているところです.その内部には、差動ペア+GNDの3本が入っています.1GHzクラスを伝送するだけに丁寧です.差動ペアがツイストされているかどうかは確認できませんでした. (アルミ箔シールドが4対である理由は、RGB+clockで4本だからです)

その他に写真の上の方にコントロール線と+5Vなどが合計7本あります.これらの線の扱いは通常レベルです.

一番上に斜めになってはみ出しているのは、外皮GNDに同居している銅のGND線です.

初期のHDMIケーブルはずいぶんと高価でした.いま、秋葉で最安値だと1mで新品が¥250ぐらいで買えますかね? これだけ凝ったケーブルにしてはお値段以上であると思いました.

追記:  差動信号は3本まとめてツイストされていました.
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かしこ


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